verilog 시계[디지털 논리 회로]
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작성일 23-04-16 09:21
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else
모듈 및 시뮬레이션 1. 기본 시계 제작 (0.1초~1분단위, 스탑워치) 2. hour 단위 구현을 위한 testbench & module -시뮬레이션 하는데 시간이 걸려 분단위 이상은 구현이 힘들어 별도의 module을 사용하여 구현하였습니다.
output [5:0] comma_a, sec_b, min_b, hour_b;
1. 기본 시계 제작 (0.1초~1분단위, 스탑워치)
reg [3:0] night_a;
c1k_c = 0;
output c1k_c;
reg [4:0] sec_a, min_a;
sec_b = 0;
c1k_b <= 0;
hour_a = 0;
hour_b = 0;
end
always @ (posedge c1k or posedge reset)
-시뮬레이션 하는데 시간이 걸려 분단위 이상은 구현이 힘들어 별도의 module을 사용하여 구현하였습니다.
c1k_b = -1;
min_a = 0;
(c1k,reset,comma_a,sec_b,sec_a,min_b,min_a,hour_b,hour_a,night_a,c1k_b,c1k_c);
설명
begin
c1k_c = 0;
2. hour 단위 구현을 위한 testbench & module
reg c1k_c;
end
input c1k,reset;
initial
모듈 및 시뮬레이션
output [4:0] sec_a, min_a;
output [2:0] hour_a;
c1k_b <= c1k_b + 1;
module timer_go
timescale 100ns/1ns
reg [2:0] hour_a;
if (c1k_b == 18d99999)
output [17:0] c1k_b;
begin
reg [17:0] c1k_b;
verilog 시계[디지털 논리 회로]
sec_a = 0;
end
output [3:0] night_a;
min_b = 0;
순서
end
reg [5:0] comma_a, sec_b, min_b, hour_b;
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night_a = 4hA;
comma_a=0;
begin
c1k_c <= 1;
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다.
